摘要

《集成电路静态时序分析与建模》在广度上全面覆盖集成电路静态时序设计的两个重要设计大方向：静态时序分析和静态时序建模。同时在深度上覆盖两大重要设计方向相互关联的技术点以贯穿整个静态时序设计流程，使读者在广度和技术点衔接两个方面深入理解整个静态时序设计技术和流程细节。《集成电路静态时序分析与建模》基于完整工程设计的角度，针对整个集成电路静态时序设计过程，通过结合业内主流EDA设计工具和实例操作的形式进行讲解，最终以理论联系实际的方法真正提高读者学以致用的工程技术设计能力。

集成电路静态时序分析与建模 内容简介

由于芯片尺寸的减小、集成度密集化的增强、电路设计复杂度的增加、电路性能要求的提高等因素，对芯片内的时序分析提出了更高的要求。静态时序分析是大规模集成电路设计中非常重要的一个环节，它能验证设计在时序上的正确性，并决定设计是否能够在要求的工作频率下运行。本书由集成电路设计专业论坛站长刘峰编著，共11章，基于广度和深度两个方面来阐述整个CMOS集成电路静态时序分析流程与时序建模技术，并通过实践案例对技术应用进行更深入的讲解，使初学者在静态时序分析与建模两方面得到理论与实战的双重提高。本书适合作为微电子与集成电路相关专业的研究生、本科生、职业技术类学生的教材和教辅书，也可作为电子、自控、通信、计算机类工程技术人员学习使用集成电路设计软件和进修集成电路设计的专业技术参考书与工具书。

集成电路静态时序分析与建模 目录

前言

第1章引论1

1.1集成电路发展史简介1

1.2国内集成电路的发展现状2

1.3国际集成电路的发展态势4

1.4静态时序分析技术4

1.4.1静态时序分析简介4

1.4.2静态时序分析背景4

1.4.3静态时序分析的优缺点5

1.5主流静态时序分析与建模工具介绍6

第2章静态时序分析的基础知识9

2.1逻辑门单元9

2.2门单元的时序计算参数10

2.3时序单元相关约束12

2.4时序路径14

2.5时钟特性17

2.6时序弧19

2.7PVT环境24

2.8时序计算单位28

第3章单元库时序模型29

3.1基本时序模型简介29

3.2Synopsys工艺库模型33

3.3延时计算模型38

3.4互连线计算模型45

3.4.1互连线计算模型45

3.4.2线负载时序模型47

3.5引脚电容值的计算49

3.6功耗模型的计算50

3.7时序信息建模基本方法51

第4章时序信息库文件54

4.1非线性延时模型54

4.1.1库组54

4.1.2因子57

4.1.3输入电压组59

4.1.4输出电压组59

4.1.5功耗查找表模板组59

4.1.6操作条件组60

4.1.7线负载组60

4.1.8延时查找表模板组61

4.1.9单元组62

4.1.10引脚组64

4.1.11触发器组67

4.1.12逻辑状态表组68

4.1.13电源引脚组69

4.1.14延时组69

4.1.15单元上拉延时组70

4.1.16单元下拉延时组71

4.1.17上拉转换组71

4.1.18下拉转换组72

4.1.19上拉约束组72

4.1.20下拉约束组73

4.1.21内部功耗组73

4.1.22哑阈漏流功耗组74

4.2复合电流源延时模型75

4.2.1输出电流查找表模板组75

4.2.2输出上拉电流组75

4.2.3输出下拉电流组76

4.2.4向量组76

4.2.5接收电容组77

第5章静态时序分析的基本方法79

5.1时序图79

5.2时序分析策略80

5.3时序路径延时计算方法81

5.4时序路径的分析方法83

5.5时序路径分析模式88

5.5.1单一分析模式90

5.5.2最好—最坏分析模式91

5.5.3芯片变化相关分析模式94

5.6时序减免96

5.7其他芯片变化相关分析模式98

5.8时钟路径悲观移除103

5.9时序优化105

第6章时序约束107

6.1时钟约束107

6.1.1创建时钟107

6.1.2生成时钟111

6.1.3虚拟时钟114

6.1.4最小时钟脉宽116

6.2I／O延时约束117

6.3I／O环境建模约束119

6.4时序例外121

6.5恒定状态约束125

6.6屏蔽时序弧126

6.7时序设计规则约束127

第7章串扰噪声129

7.1噪声的定义129

7.2噪声的来源130

7.3噪声恶化的原因133

7.4噪声的体现形式134

7.5噪声相互作用形式135

7.6NLDM噪声模型的计算136

7.7噪声延时计算方法141

7.8时间窗口143

7.9优化噪声的物理方法145

7.10CCS噪声模型148

第8章单元时序建模实战153

8.1时序信息提取实现153

8.1.1时序信息特征化实现流程153

8.1.2时序信息特征化数据准备154

8.1.3标准单元时序信息提取158

8.2SiliconSmart工具的使用流程简介162

8.3时序信息提取内容163

第9章静态时序分析实战（ETS篇）170

9.1静态时序分析的基本流程170

9.2建立静态时序分析的工作环境171

9.3静态时序分析实现174

9.3.1建立时间分析174

9.3.2保持时间分析192

9.3.3时序设计规则分析201

9.3.4时序违反修复204

第10章Tcl脚本编程207

10.1Tcl语法207

10.1.1命令格式207

10.1.2替换209

10.1.3双引号和花括号211

10.1.4注释211

10.2数据结构212

10.2.1简单变量212

10.2.2数组212

10.3表达式212

10.3.1操作数213

10.3.2运算符和优先级213

10.3.3数学函数214

10.3.4列表集合215

10.4控制流219

10.4.1if命令219

10.4.2循环命令220

10.5eval命令223

10.6source命令223

10.7过程223

10.7.1过程定义和返回值224

10.7.2局部变量和全局变量224

10.7.3默认参数和可变个数参数225

10.8引用226

10.9字符串操作228

10.10文件访问234

10.10.1文件名234

10.10.2基本文件输入／输出命令234

第11章Tcl脚本编程应用实例（PT篇）237

11.1get_failing_paths_high_slew237

11.2get_interclock_skew241

11.3report_unclocked244

11.4get_buffers248

11.5get_ports_edge_sense255

11.6report_clock_endpoint_skew260

11.7report_violations264

11.8eco_fix_violations271

附录290

参考文献313

集成电路静态时序分析与建模 精彩文摘

1 . 4 . 3静态时序分析的优缺点

时序分析是评定一个集成电路设计在特定工作频率上正常工作的能力，尽管这样的时序测量在理论上能够使用动态仿真来实现，但动态仿真的方法在实际使用中非常耗时。静态分析由于具备如下优点而在测量和优化电路时序方面扮演着重要的角色：

静态时序分析的优点如下。

1）静态时序分析执行速度快。

高性能集成电路通常根据其工作的时钟频率来描述其特性，设计者常常将工作时钟频率作为高性能的集成电路的特性之一、为了测试电路在指定速率下运行的能力，设计者需要在设计过程中测量电路在不同工作阶段的延迟。此外，在不同的设讨一阶段（如逻辑综合、布局、布线等）需要对时间优化程序内部进行延迟计算。尽管可以通过严格的SPICE电路仿真来进行此类时间测量，但是这种方法在实用中会耗费大量时间静态时序分析在电路时序快速、准确的测量中扮演了重要角色。

2）静态时序分析不需要测试向量。

静态时序分析之所以能够更快速地完成任务，是因为它使用了简化的模型，而且它有限地考虑了信号之间的逻辑互动，同时不依赖于激励且能穷尽分析所有的时序路径。它不仅比动态仿真运行速度快，占用内存少，而且能分别在版图前、后根据仿真模型以及提取的寄生参数对各种时序路径进行检测由于静态时序分析的方法不需要任何测试向量，所以所需要的时间远远少于门级动态仿真。

3）静态时序分析对于有时序路径的时序，测试覆盖率可以近乎达到100%。

静态时序分析可以降低验证的复杂性，同时静态时序分析提供一种针对大规模设计验证的有效解决方法，它将整个设计分解成一系列路径的集合，然后以此为基本单位，分析并报告每条路径的延时是否满足时序约束要求而在动态仿真中，为了达到相同的分析覆盖率所需的仿真向量是极其庞大的，也是不可能完成的。由于静态时序分析并不基于测试向量，所以典型情况下非常快速，并且能够适应非常大的设计，同时很好地实现了近乎100％的约束覆盖率。